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本题添加时间：2023/4/3 12:59:00
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[论述题,10分] 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。 空（ 1） decoder_38(out,in) output[7 ：0] out; input[2 ：0] in; reg[7：0] out 空（ 2）@(in) begin 空（ 3）(in) 3′d0：out=8 ′b11111110; 3′d1：out=8 ′b11111101； 3′d2：out=8 ′b11111011; 3′d3：out=8 ′b11110111; 3′d4：out=8 ′b11101111; 3′d5：out=8 ′b11011111; 3′d6：out=8 ′b10111111; 3′d7：out=8 ′b01111111; endcase 空（ 4） 空（ 5）

答案是:module|always|case|end|endmodule


出自 河南理工大学FPGA 原理与应用  联大系统

河南理工大学

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