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本题添加时间：2023/4/3 12:59:00
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3.为什么在 Verilog 语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？

答案是:答：这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它与高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只能支持次数确定的循环，即对于一个具体的芯片，其延迟只是一个定值。

出自 武汉科技大学会计学  学起plus弘成系统

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